assign赋值语句

verilog里assign赋值 assign verilog用法

怎样理解Verilog中的assign？直接用法是强制/连续地将导线或Reg的值分配给另一种导线类型（不能分配Reg类型）。在物理层面上，它是用一条线连接赋值等号的左右...

2021-03-14 16:53:00 assign verilog用法 verilog连续赋值语句 assign赋值语句