assign verilog用法 怎样理解Verilog中的assign？

怎样理解Verilog中的assign？

直接用法是强制/连续地将导线或Reg的值分配给另一种导线类型（不能分配Reg类型）。在物理层面上，它是用一条线连接赋值等号的左右两侧。Assign还可以用作别名来声明变量，这意味着这两个变量是等价的，但它们的名称不同

1。Reg用于always块。如果用在时态逻辑中，就不能用组合逻辑来定义。2Always@（postedge CLK&A）通常不会这样写。Always@（这里需要编写条件，循环执行语句的条件）。例如，如果要在CLK的上升沿执行赋值语句，请填写posedge CLK。如果要在一次更改时在always块中执行一次语句，则只能在方括号中写入。它表明执行条件是A的变化，A不能同时是输出和执行语句条件。如果是这样的话，您可以编写它，就像（a）在always块中开始，然后是end to loop语句。如果a为0，它将自动跳出

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