fpga中的锁相环的工作原理 fpga约束的时钟显示频率很低？
fpga约束的时钟显示频率很低？
锁相环，只要能锁定住，就不存在地精度（也就是输出低频率准确度）的问题，但是用FPGA内部的锁相环，存在抖动都很大的问题，也就是短时期看输出的时钟的周期，理想应该要是个固定设置的值，但实际中情况那肯定会变化，用FPGA内部的锁相环输出的时钟，这种周期的变化会比较好大，但要注意一点的是这种变化的频率比较好高，而且是在虚空中准的周期/频率附近的上变动的，所以如果没有你以较长的时间来仔细观察（诸如0.1S，1S包括更长的时间），看见的是你算算周期/频率，是很准的，仅仅在以很短的时间看（比如说10us、1us或是更短），才能看见了这种也很很明显的变化最终是否能行最简形矩阵你的需求，的要看应用形式，假如才能产生的时钟仅仅作用于FPGA的内部逻辑电路，是几乎没有问题的，如果主要是用于外部的模拟电路，高速DAC/ADC、射频链路、西下高速串行通讯接口，就有可能又不能不满足要求
FPGA如果没有外部复位，如何产生复位信号，用来复位状态机，或者复位寄存器初值？
FPGA设计一般会用到PLL，因为外部晶振像是频率不高，另外PLL就像的FPGA都有吧的！
PLL锁相环倍频时钟后，当PLL输出低信号很稳定的时候，LOCKED信号会被拉高，也是可以设置里多少个时钟后LOCKED被拉搞，这个LOCKED上电为低，明白PLL移动到相位后，也就是时钟稳定后拉高，好象另外上电复位操作！
lpml是什么？
lpml指的是参数化模块库(LibrarytheParameterized Modules),是Altera公司FPGA/CPLD设计软件QuartusII自带的一些宏功能模块，如：锁相环（PLLs）,LVDS,数字信号处理(DSP)模块等。这些功能是对Altera器件的优化，设计者在用这些模块时，不耗用器件的逻辑资源（Logic Cell）。在混凝土弹塑性研究中基于组件哈尔-卡门原则建立的几乎全部塑性模型。
PLL（锁相环）工作原理是﹖？
PLL全称Phase Locked Loop，意思是“相位”的锁定住。
这就那就证明，实际锁相环能够得到的信号，频率不是重点。
那么，我们大多数不需要我得到什么样的信号呢？
举一个FPGA中的PLL的例子，常见有一个clk输入，很有可能会有:输出：
clk_土爆，跟clk同一，主要用于feedback
clk_2x，2倍的clk信号
clk_90，跟clk差90度的时钟
clk_180，跟clk差180度的时钟
clk_270，跟clk差270度的时钟
clk_div，pclk乘以N再乘以M能得到的时钟，N、M为正整数（又是有肯定会范围的）。
那样，我们就明白了了，用PLL是替生产的产品一系列跟输入输入时钟有一定会关联的时钟，有所不同的输出供给系统不同的模块，但每个模块的时钟我们大都是可以能够预见的。
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