PLL

fpga中的锁相环的工作原理 fpga约束的时钟显示频率很低？

fpga约束的时钟显示频率很低？锁相环，只要能锁定住，就不存在地精度（也就是输出低频率准确度）的问题，但是用FPGA内部的锁相环，存在抖动都很大的问题，也就是短时期看输...

2023-05-16 15:33:09 时钟 锁相环 PLL 频率 FPGA