xilinx zynq 从oddr输出的同步时钟和数据需要约束吗？

从oddr输出的同步时钟和数据需要约束吗？

此实现没有问题。关键是FPGA能否正确采集并行数据，请考虑以下几点：

1。在设计PCB时，请确保8条数据线和时钟线的处理长度相同

2。做好输入IO的时序约束，约束方法见官方文档

3。最好用ad输出的随机时钟来采集数据，并明确采样边缘

4。如果您不想使用时序限制，那么FPGA考虑使用iodelay（Xilinx的FPGA）进行并行数据采集是非常麻烦的。需要考虑时钟和各种数据的同步，这是并行传输速度不能提高的原因。因此，目前主流的数据传输方式是串行方式，建议考虑采用ad的串行方式。

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