cadence如何才能添加原理图元件 总结数字电路设计的一般方法？
总结数字电路设计的一般方法？
我不知从何而来西北工业大学计算机学院微电子学研究所，现在是微电子学研究所的研一学生，专业方向是数字集成电路设计。在研一上学期，初步掌握到了数字集成电路后端偏文科类设计方法，本篇学术素养课程报告要注意讨论在实现程序后端流程时的方法、经验、和相关的感悟。
根据我的观察，软件工程师的需求量和硬件工程师的需求量是10:1，也就是说硬件工程师需求量远小于软件工程师，硬件工程师中又两类模拟和数字两大类，设计模拟集成电路设计要注意包括ADC、DAC、PLL等，数字集成电路设计则更占优势于基于某一特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。
实际上，发展中到现阶段，数字集成电路的设计方法已经在EDA工具的帮助之下极其类似于软件开发了，有名的数字集成电路开发一般为以下步骤：
1、据需求，自顶往上电脑设计电路模块，应明确该数字系统需要实现方法什么功能，再具体细分到各个功能模块。此时的设计图形式象为模块框图，在用visio或其他绘图软件实现。这个环节相对于松散，但非常，毕竟根据需求是啊,设计大的模块和指标时，必须要结合实际情况，要不然到后期会经历无穷次返工甚至连无法都没有达到可以预定指标。好象由德高望重的前辈，老练的工程师并且总体设计。
2、定义好各个模块之后，这一次应该是具体利用各个模块的功能。只不过硬件描述语言的存在，我们可以不很贸然的是从硬件描述语言来“写”出模块的基于方法，在本次实验中，我可以使用的是VerilogHDL。详细代码的复杂程度和模块的复杂程度有关，我在这回实验中按结构的是“八位格雷码计数器”电路设计。
3、成功“八位格雷码计数器”的Verilog代码后，必须对该设计接受“前仿真”。说白前仿真，比较多是就是为了不验证代码如何确定具体解释对的，如何确定能够实现了所具体规划的功能。就像建议使用modelsim软件参与仿真的，仿真设计成功刚刚进入下一阶段，不成功了则不需要直接返回直接修改代码。
4、前仿真顺利后，早有了功能正确的的Verilog设计代码，此时这个可以将代码下载到FPGA板上参与验正（Quartus，JTAG），验证成功了则证明此设计正确确认无误。是对某些独立显卡度要求不高且时间太紧张的数字电路设计项目，可以不就建议使用FPGA来实现芯片功能。显然，FPGA这种通用器件是肯定不能满足高板载显卡、更低功耗、专用性高ASIC设计需求的，没法作用于相对很简单和粗犷的设计。
5、接下来的进入到后端流程。正在此时要有带的服务器以及价格高昂的EDA工具支持。这又是我想知道为什么软硬件设计初学者相对比较容易的原因之一，假如一个也没相互过软件编程的有志青年立志要做做软件工程，就像一台电脑，一本书就就够，最少再买个正版编译器（VS，Eclipse，DW等），可是要做硬件电路设计，一台电脑一本书起码画画PCB。能做最核心的部分，需要建议使用功能强大的服务器和价格高级货的EDA工具，因为普通地的PC电脑沉重的负担不起“后端综合类”的工作需求。而且大量linux下的复杂操作也会使人望而生畏。
6、打算好后端平台后，就是可以将“八位格雷码计数器”放到平台里，此时立即要考虑的问题是不使用什么元件库以及什么工艺？因为则是一个与非门，不同元件库有有所不同实现程序细节，MOS管细节可能会都大相迳庭，另外还要确定工艺，这些工艺的文件充斥于具体厂家（TSMC，CSMS等），这确实是个人不能做后端的原因之一——因为你简直不可能以自己的名义向台积电商量商量工艺库文件，毕竟才是一个涉世未深，无钱无术的初学者，你是不能自信积极的和人数上万、资金上亿的工艺厂签合同的。当经过精挑细选筛选后（更多情况下是没得选），可以确定你想使用的工艺。在本次实验中，我不使用的是实验室学长杂交改良过的元件库，这些TSMC0.18um工艺，EDA工具为Cadence IC 614。 7、当经过一系列配置之后，“八位格雷码计数器”也拥有了另一个庞大的工程文件，我个人建议按结构TCL脚本文件通过配置。然后把就也可以接受RTL级看专业。正所谓RTL级偏文科类，事实上是指将Verilog代码“改写本”为综合类工具（我使用的是Encounter）所能识别的Verilog代码。通俗点的讲，这个类似于将“文言文”翻译成为“白话文”，也不同于C语言中的“编译”，还没有高级语言翻译为汇编代码。肯定，理论上可以直接写一段RTL级代码，但这就和就写汇编语言完全不一样，复杂程度不言自明。
8、RTL级偏文科类成功后，接下来的事情将RTL Verilog导入Encounter进行真正的后端综合。导入RTL代码后，还要那就证明标准单元库的LEF文件，并定义电源和地的线名。此时需要一个MMMCconfig配置，流程繁冗，主要是配置相关文件和器件状态（TT、SS、FF等）。
9、能完成导入配置，接下来是芯片布局设计，即Floorplan。Floorplan是需要设置中一些基础参数，如芯片的长宽（面积），扔给管脚的空间，芯片利用率等。长宽比建议为0.2-5，急切电路利用率0.85，象电路利用率0.90，电路利用率0.95。
10、POWER计算，得以为根据布好电源线路，要注意为ring和stripe。例如，某数字电路芯片功耗为55mW，提高冗余设计量到2倍左右，设计什么为100mW，按照1.8V供电，电流约为60mA，也就是总电源线为60u，假如每条线10u，则六条电源线，一侧各一条，中间四条。Encounter中有专门买的布线配置器。布线施工之后，可以先Apply，后再撤消发热发冷接触。
11、亲自布置IO管脚。如果晚几天没有导入IO，可以重新导入（TCL），也是可以让其按照。
12、Pre-Place，而且Verilog中而不有很多的module，每个module对应一个布局模块，布局时应当及时特别注意一些布局原则。布局时就像实际简单的移动鼠标就可以不。“八位格雷码计数器”而且只有一一个module，所以不是需要古怪的布局。
13、布局是一个断的修改和再改进的过程，Pre-Place之后接受Place，之后接受之后Post-Place。Place之后，要并且时钟树综合考（CTS），时钟树综合考的目的是为了让每个信号都在约束的时间内传输到下一个时序单元，否则会对芯片的主频产生影响（主频是在设计前就定过来的指标），后再在Post-CTS对不符合时钟约束的部分接受布线调整。
14、布局之后接受布线，即Route，对于普通还网线布线必须通过SRoute，后再进行Post-Place，这些步骤某种程度上全是“点按钮”和“配参数”，但后端综合类时一定得有神智的头脑，需要明白了为什么不要点这些按钮，在内该配置什么参数。
15、布局布线当经过一次升级迭代，IO管脚配置好后，可以不Fill全图，用各层金属覆盖未不使用的区域。单个“八位格雷码计数器”因为结构简单，芯片未遍布区域减小。
16、到此，Encounter内的后端综合类就能完成了，可以文件导入（export）成GDSII格式的网表，这些是为做DRC，LVS检查，也需要“Netlist”成schematic（电路原理图）的格式。
17，将后端综合类的GDSII文件导入到（Streamacross）到Virtuoso里。Virtuoso是另一个主要用于模拟真实集成电路设计的软件。将GDSII文件导出该软件主要有两个目的，一是可以不在Virtuoso里做“后仿真”，验证经由后端综合类的一系列流程之后，概念芯片是否是能满足的条件设计需求，此时的仿真就已经考虑到了延时，电阻，功耗等不好算存在的问题，要是仿真时再次出现了问题，必须通过返工可以修改，没有必要时要原先fpga设计。当“后仿真”是从后，的要对该芯片通过DRC和LVS检查，DRC是查找是否行最简形矩阵所选工艺的要求，只不过在实际中情况下，一些理论上的值是不现实的，比如说过细的线根本无法生产，栅极间的距离过短肯定会导致漏电，导线和各金属层之间的电容会影响不大电路功能等。LVS是也很layout和Schematic之间的拓扑关系如何确定不一致。二是可以不方便啊以后做数模混合芯片设计时参与调和设计，只不过模拟集成电路的是再在Virtuoso中参与的，两者最后加强在一起，就可以通过数模混合集成电路设计。
18、进行完检查之后，就可以与工艺需要提供厂家联系参与加工了，如TSMC。一般加工不需要跟上企业的业务流程。最少经1月左右，芯片加工完成，然后再再次进入测试环节。点焊，试验，不验证芯片指标，在内提出来改进之处方案。
到了此时，一个数字集成电路从概念到实物的整个流程就能完成了，每迈一步都值得你去爱研究什么和慢慢回味，从二四译码器到急切的CPU，其流程是基本上一样的的。在研一上一个学期的学习，我也都差不多掌握到了这个流程。以后会越来越很努力的在本专业方向继续前进，培养和训练核心竞争力。
cadence线总是左右摇摆？
1.做一个线条的元件.2.将该元件的中心点拖弄到元件的一端...这步十分重要.3.将该元件放在场景中去，系统设置好初始帧的位置与中止帧的位置(也就是旋转的是有的角度)，可以使用运动，即可完成你的单摆场景制做了.也可以不用它来演示Ω表的指针摆动效果。
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