quartus2分配管脚的步骤 quartus74248芯片引脚功能？
quartus74248芯片引脚功能？
DB8应该是分头并进输出，分配为8个I/O口，RS，RW又是I/O口，怎么分配为未建议使用的通用I/O脚就行了。除非对输出有特殊要求比如差分输出要用特殊能量的差分对脚，DDR内存操纵需要支持DDR触发器的脚。
quartus怎么删除线路？
在QuartusII中再打开工程，在Assignments选项下再打开PinPlanner，左键单击准备好能取消的引脚，就delete就可以了。关了Pin Planner，可以取消后的配置手动需要保存在不对应的*.qsf文件中。
还有一个种方法，用QuartusII(或其他任何文本编辑器)然后打开工程按的*.qsf约束文件，然后删除想要能取消的引脚对应代码行就可以了。
quartus的优缺点？
优点：
支持什么多时钟按时讲；更易管脚分配和时序约束；强大无比的HDL综合能力；包含有MaxplusII的GUl，且很易MaxplusII的工程平顺地过渡要自然到QuartusII开发环境；是对Fmax的设计具有挺好的效果；支持什么的器件种类数千；支持什么Windows、Solaris、Hpux和Linux等多种操作系统；第三方工具如综合、设计模拟等的链接。
缺点：
完全没有缺点。
【quartus】原理图输入设计详解攻略？
这里我们设置您也新建好了工程，在【File】菜单下再点【New】，即提示框用户设计建立起向导，在【New】中选择类型【DesignFiles】-【BlockDiagram/SchematicFile】原理图文件输入
组建原理图设计文件
动态创建参数化元件，在绘图区鼠标双击鼠标左键，即弹出来直接添加符号元件的窗口
分别调用输入输入端口“input”和逻辑器件“74138”
绘图压制你的操作，不使用缩放工具按钮后，请可以切换回按钮（你选及画线工具），才能对绘图并且可以编辑。
从符号库中菜单需要的输入输入、输出端口，排放两排
完成画线再连接操作（鼠标放端点处，会自动怎么抓，按动左键拖拽到目标处，释放后即能完成第二次画线操作）
鼠标左键鼠标双击端口名，如图示74138电路Y7N端所示，然后输入输入用户自定义的名字即可解决。74138逻辑测什么电路原理图设计完毕！
在下拉菜单【Processing】中选择类型【StartCompilation】，启动全程编译
50分钟程序编译分析报告：
选择Processing/StartCompilation,不自动结束结论、排错、综合、完全适配、汇编及时序分析的全过程。
编译过程中，错误信息下方的信息栏下指示（蓝色的字体）。右键点击此信息，是可以定位到出现了错误的地方处，改正后在此接受代码编译直至可以排除所有错误；
编译程序顺利后，会弹出编译报告，没显示咨询编译信息。
QuartusII的编译器由一系列全面处理模块构成；这些模块专门负责对设计项目的检错、逻辑综合、结构综合、输出结果的编辑配置，在内时序分析；
在这一过程中，将啊,设计项目配适到FPGA/CPLD目标器件中，而才能产生多用途的输出低文件，如功能和时序信息文件，器件编程的目标文件；
编译器简单的方法检查一下出工程设计文件中很有可能的错误`信息，以供设计者先排除，接着有一种一个结构化的网表文件表达出的电路原理图文件；
工程程序编译结束后，设计结果是否满足的条件设计要求，这个可以实际时序仿真来结论；建立起波形矢量文件
添加引脚节点，中,选择菜单【View】-【UtilityWindows】-【NodeFinder】命令
在Filter下选择“Pins：unassigned”，再右键单击“List”，列下引脚端口
在Nodes Found下方的列表下选择所列出的端口，将其拖放到波形文件的引脚编辑区
设置里设计模拟时间长度，中,选择菜单【Edit】-【EndTime】命令，默认为1us，这里将其设置里为100us
设置里仿真的时间周期，你选择菜单【Edit】-【GridSize…】命令，默认为10ns，的原因竞争冒险的存在，在仿真时信号波形和大量毛刺混叠在一起，引响仿真结果，并且，这里可以设置为500ns
编辑器再输入端口信号，在用窗口缩放比例（左键放大，右键缩小成）把波形比例缩放到适合程度
启动时序仿真，在下拉菜单【Processing】中中,选择【StartSimulation】，分析什么波形可以说，与74LS138功能真值表完全不同，最后错误的
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