eda入门基础知识书籍 总结数字电路设计的一般方法？
总结数字电路设计的一般方法？
我来自西北工业大学计算机学院微电子学研究所，现在是微电子学研究所的研一学生，专业方向是数字集成电路设计。在研一上学期，大致了解手中掌握了数字集成电路后端综合设计方法，本篇学术素养课程报告主要商讨在利用后端流程时的方法、经验、和相关的感悟。
根据我的观察，软件工程师的需求量和硬件工程师的需求量是10:1，也就是说硬件工程师需求量远大于0软件工程师，硬件工程师中又分成三类模拟和数字两大类，设计模拟集成电路设计主要注意和ADC、DAC、PLL等，数字集成电路设计则更比较杂于基于特定的事件功能的芯片，如CPU、GPU、MCU、MPU、DSP等。
事实上，反展到现阶段，数字集成电路的设计方法巳经在EDA工具的帮助之下非常传说中的软件开发了，是个的数字集成电路开发象为以下步骤：
1、依据什么需求，自顶向下电脑设计电路模块，比较明确该数字系统不需要基于什么功能，再具体详细细分到各个功能模块。此时的设计图形式像是为模块框图，可以使用visio或其他绘图软件基于。这个环节相对盘结，但更，毕竟参照产品需求电脑设计大的模块和指标时，需要要结合实际情况，要不然到后期会遇到无尽的次返工甚至根本无法提升预订指标。像是由德高望重的老前辈，见多识广的工程师通过总体设计。
2、定义好各个模块之后，这一次就是具体看实现各个模块的功能。毕竟硬件描述语言的存在，我们可以不很轻易地的是从硬件描述语言来“写”出模块的实现程序方法，在本次实验中，我不使用的是VerilogHDL。具体代码的复杂程度和模块的复杂程度或者，我在这回实验中采用的是“八位格雷码计数器”电路设计。
3、完成“八位格雷码计数器”的Verilog代码后，要对该设计参与“前仿真”。有所谓前仿真，主要是为了修改密保代码是否需要具体解释对的，是否完全实现程序了所具体规划的功能。就像在用modelsim软件参与仿真模型，设计模拟成功进入到下一阶段，不成功则是需要回修改代码。
4、前仿真完成后，也有了功能正确的的Verilog设计代码，此时可以不将代码上网下载到FPGA板上参与验证验证（Quartus，JTAG），验证完成则可证明此设计正确的有误。是对某些板载显卡度要求不高且时间非常害怕的数字电路设计项目，这个可以直接在用FPGA来实现方法芯片功能。很显然，FPGA这种通用器件是不能行最简形矩阵高集成、低功耗、使用说明性高ASIC设计需求的，只能主要是用于相对于简单啊和粗犷的设计。
5、接下来的事情再次进入后端流程。过了一会儿要专用的服务器在内价格高昂的EDA工具支持。这也是我想知道为什么硬件设计入门学习相对比较容易的原因之一，如果没有一个没有外界过软件编程的有志青年立志做软件工程，就像一台电脑，一本书就够，最少再买个正版编译器（VS，Eclipse，DW等），不过去做硬件电路设计，一台电脑一本书不超过学画画PCB。要做最核心的部分，要建议使用功能强大的服务器和价格高级货的EDA工具，只不过大多数的PC电脑负担太大不起“后端综合类”的工作需求。但是大量linux下的复杂操作也会使人望而怯步。
6、准备好好后端平台后，就是可以将“八位格雷码计数器”放到平台里，正当此时立即必须考虑的问题是可以使用什么元件库在内什么工艺？是因为同时一个与非门，不同元件库有差别实现方法细节，MOS管细节可能会都大不相同，另外又要判断工艺，这些工艺的文件充斥于查找厂家（TSMC，CSMS等），这又是个人难以做后端的原因之一——是因为你几乎不可能以自己的名义向台积电好好商量工艺库文件，毕竟才是一个涉世未深，无钱无术的初学者，你是不能自信坚定的和人数上万、资金上亿的工艺厂签订合同的。在精心筛选后（更多情况下是没得选），判断你想建议使用的工艺。在本次实验中，我使用的是实验室学长实验过过的元件库，包括TSMC0.18um工艺，EDA工具为Cadence IC 614。 7、经一系列配置之后，“八位格雷码计数器”巳经拥有了个庞大的工程文件，我个人建议区分TCL脚本文件并且配置。然后再就可以并且RTL级综合考。说白RTL级看专业，虽然是指将Verilog代码“改写”为偏文科类工具（我建议使用的是Encounter）所能能识别的Verilog代码。通俗的解释的讲，这个不同于将“文言文”汉语翻译为“白话文”，也不同于C语言中的“编译”，还没有高级语言翻译为汇编代码。不过，理论上是可以就写一段RTL级代码，但这就和就写汇编语言完全不一样，复杂程度不言而喻。
8、RTL级偏文科类能完成后，接下来的将RTL Verilog导入Encounter并且能够的后端看专业。导入RTL代码后，还要那就证明标准单元库的LEF文件，并定义电源和地的线名。此时必须一个MMMCconfig配置，流程繁琐，主要注意是配置相关文件和器件状态（TT、SS、FF等）。
9、能够完成导入配置，下一步是芯片布局设计，即Floorplan。Floorplan需要系统设置一些基础参数，如芯片的长宽（面积），交给管脚的空间，芯片利用率等。长宽比建议为0.2-5，古怪电路利用率0.85，像是电路利用率0.90，基本电路利用率0.95。
10、POWER计算，得以为依据什么布置电源线路，要注意为ring和stripe。.例如，某数字电路芯片功耗为55mW，提高冗余设计量到2倍左右，怎么设计为100mW，听从1.8V供电，电流约为60mA，也就是总电源线为60u，如果不是每条线10u，则六条电源线，左右两边各一条，中间四条。Encounter中有专业点的布线配置器。电源布线之后，可以不先Apply，然后把撤消反复接触。
11、亲自布置IO管脚。假如提前没有导入IO，也可以重新导入到（TCL），也可以不一一变动。
12、Pre-Place，毕竟Verilog中而不有很多的module，每个module对应一个布局模块，布局时应当由再注意一些布局原则。布局时就像实际简单的拖拽就这个可以。“八位格雷码计数器”因为仅有一个module，因此不需要急切的布局。
13、布局是一个不断地如何修改和加以改进的过程，Pre-Place之后并且Place，之后并且之后Post-Place。Place之后，是需要接受时钟树看专业（CTS），时钟树综合的目的是为了让每个信号都在约束的时间内传输信号到下一个时序单元，否则会对芯片的主频产生影响（主频是在设计前就定下去的指标），然后在Post-CTS对不条件符合时钟约束的部分进行布线调整。
14、布局之后参与电源布线，即Route，是对特殊还布线施工不需要进行SRoute，然后把并且Post-Place，这些步骤某种程度上全是“点按钮”和“配参数”，但后端综合类时一定得有完全清醒的头脑，前提是很清楚为啥要点这些按钮，在内该配置什么参数。
15、布局布线在三次升级迭代，IO管脚配置好后，是可以Fill全图，用各层金属覆盖未不使用的区域。单个“八位格雷码计数器”只不过结构简单，芯片未完全覆盖区域较高。
16、到此，Encounter内的后端综合就能完成了，可以导出来（export）成GDSII格式的网表，以及就是为了做DRC，LVS检查，也不需要“Netlist”成schematic（电路原理图）的格式。
17，将后端看专业的GDSII文件再导入（Streamof）到Virtuoso里。Virtuoso是两个主要是用于模拟集成电路设计的软件。将GDSII文件再导入该软件要注意有两个目的，一是是可以在Virtuoso里做“后仿真”，验证验证经过后端偏文科类的一系列流程之后，概念芯片有满足设计需求，此时的仿真就早考虑到到了延时，电阻，功耗等求实际问题与不足，如果不是仿真时会出现了问题，是需要并且返工可以修改，没必要时要恢复布局布线。当“后仿真”通过后，也要对该芯片接受DRC和LVS检查，DRC是栏里点是否满足的条件所选工艺的要求，毕竟在不好算情况下，一些理论上的值是不现实就是现实的，比如过细的线难以成产，栅极间的距离过短肯定会倒致短路，导线和各金属层之间的电容会会影响电路功能等。LVS是比较layout和Schematic之间的几何特征是否是不一致。二是也可以方便以后做数模混合芯片设计时接受水配设计，毕竟模拟集成电路的是真接在Virtuoso中并且的，两者之后生克制化在一起，就这个可以参与数模混合集成电路设计。
18、参与完检查之后，就这个可以与工艺提供给厂家直接联系接受加工了，如TSMC。像是加工不需要紧跟企业的业务流程。最少当经过1月左右，芯片加工能完成，然后把进入测什么环节。焊，试验，修改密保芯片指标，以及提出改进之处方案。
到了此时，一个数字集成电路从概念到实物的整个流程就能够完成了，每踏都值得你去爱去研究和再回味，从二四译码器到急切的CPU，其流程是都差不多一般的。当经过研一上一个学期的学习，我也都差不多掌握了这个流程。以后会越来越很努力的在本专业方向继续前进，培养和训练核心竞争力。
没有基础学单片机开发可以吗？
也可以，是可以先买本计算机原理来看一下了解帮一下忙单片机的工作原理，然后在在学下c语音清华出版社的那本接着在学模拟电路另外数字电路基础在学stm8在学stm32单片机是复杂工程要自己开发还要软件和硬件互相学
版权声明：本文内容由互联网用户自发贡献，本站不承担相关法律责任.如有侵权/违法内容,本站将立刻删除。
