visio怎么绘制电路图 visio电路图怎么快速连线？
visio电路图怎么快速连线？
这样的顺丰两端接上零线，火线和地线甚至连线上了。
简单好用的绘制电路图软件有哪些？
电路图有电子电路图，电气原理与线路图。电子电路图正常情况不使用的工具：Protel，EWB，Protues，也也可以使用AUTOCAD电气原理与线路图大多使用的工具：AUTOCAD这些都是大众化建议使用的工具。也可以不用其它的，诸如：电子电路这个可以建议使用PROTEUS，电气原理与线路图可以使用visio，CAXA
总结数字电路设计的一般方法？
我充斥西北工业大学计算机学院微电子学研究所，现在是微电子学研究所的研一学生，专业方向是数字集成电路设计。在研一上学期，大致了解完全掌握了数字集成电路后端偏文科类设计方法，本篇学术素养课程报告通常继续讨论在实现方法后端流程时的方法、经验、和相关的感悟。
根据我的观察，软件工程师的需求量和硬件工程师的需求量是10:1，也就是说硬件工程师需求量远小于软件工程师，硬件工程师中又可分模拟和数字两大类，设计模拟集成电路设计比较多和ADC、DAC、PLL等，数字集成电路设计则更更适合于基于某个特定功能的芯片，如CPU、GPU、MCU、MPU、DSP等。
实际上，发展到现阶段，数字集成电路的设计方法早就在EDA工具的帮助之下非常传说中的软件开发了，啊是的数字集成电路开发就像为200元以内步骤：
1、依据需求，自顶向外设计电路模块，内容明确该数字系统需要实现什么功能，再具体看细分到各个功能模块。此时的设计图形式就像为模块框图，使用visio或其他绘图软件利用。这个环节相对松散，但更，只不过根据需求是怎么设计大的模块和指标时，前提是要结合实际情况，不然的话到后期会遇到无穷次返工甚至还无法都没有达到预定啊指标。象由德高望重的前辈，比较有经验的工程师接受总体设计。
2、定义好各个模块之后，接下来的事情那就是具体实现方法各个模块的功能。因为硬件描述语言的存在，我们是可以很轻易的硬件描述语言来“写”出模块的实现方法方法，在本次实验中，我可以使用的是VerilogHDL。具体代码的复杂程度和模块的复杂程度关联，我在这一次实验中需要的是“八位格雷码计数器”电路设计。
3、完成“八位格雷码计数器”的Verilog代码后，需要对该设计参与“前仿真”。所谓的前仿真，主要是是为验证验证代码是否是请看正确，有够实现程序了所新的规划的功能。象在用modelsim软件通过仿真，仿真模型成功进入到下一阶段，不完成则是需要前往修改代码。
4、前仿真顺利后，巳经有了功能正确的的Verilog设计代码，此时可以不将代码直接下载到FPGA板上参与验证验证（Quartus，JTAG），验证完成则可证明此设计正确的无误。这对某些独立显卡度要求不高且时间太激动的数字电路设计项目，是可以再在用FPGA来利用芯片功能。显然，FPGA这种通用器件是不能行最简形矩阵高集成、极低功耗、使用说明性高ASIC设计需求的，没有办法用于特有简单点和粗犷的设计。
5、下一步进入后端流程。这时需要胶的服务器在内价格高昂的EDA工具支持。这又是为啥软硬件设计初学者较难的原因之一，如果不是一个就没外界过软件编程的有志青年立志要做做软件工程，象一台电脑，一本书就够了，起码再买个正版编译器（VS，Eclipse，DW等），但是做好硬件电路设计，一台电脑一本书最少画油画PCB。再做最核心的部分，可以可以使用功能强大的服务器和价格价格不菲的EDA工具，因为大多数的PC电脑压力与负担不起“后端看专业”的工作需求。不过大量linux下的复杂操作也会使人望而生畏。
6、准备好好后端平台后，就这个可以将“八位格雷码计数器”弄到平台里，过了一会儿马上必须考虑的问题是可以使用什么元件库这些什么工艺？是因为同样一个与非门，有所不同元件库有不同实现细节，MOS管细节可能都大不相同，别外还要确定工艺，这些工艺的文件充斥于相关厂家（TSMC，CSMS等），这都是个人没能做后端的原因之一——而且你甚至不可能以自己的名义向台积电商量工艺库文件，不过作为一个涉世未深，无钱无术的初学者，你是没能充满自信的和人数上万、资金上亿的工艺厂签定合同的。在经过挑选筛选后（更多情况下是没得选），确定你想建议使用的工艺。在本次实验中，我使用的是实验室学长改良过的元件库，在内TSMC0.18um工艺，EDA工具为Cadence IC 614。 7、经由一系列配置之后，“八位格雷码计数器”早就曾经的了三个庞大无比的工程文件，我个人建议区分TCL脚本文件并且配置。然后再就可以进行RTL级偏文科类。正所谓RTL级综合考，事实上是指将Verilog代码“改写”为偏文科类工具（我在用的是Encounter）所能不能识别的Verilog代码。通俗的解释的讲，这个不同于将“文言文”翻译为“白话文”，也类似于C语言中的“编译”，将要中级语言翻译为汇编代码。肯定，理论上可以直接写一段RTL级代码，但这就和就写汇编语言一般，复杂程度不言自明。
8、RTL级偏文科类完成后，接下来的将RTL Verilog导入Encounter并且唯一的后端综合。导入RTL代码后，还必须只能说明标准单元库的LEF文件，并定义电源和地的线名。此时需要一个MMMCconfig配置，流程繁杂，主要是配置相关文件和器件状态（TT、SS、FF等）。
9、成功导入配置，下一步是芯片布局设计，即Floorplan。Floorplan需要设置一些基础参数，如芯片的长宽（面积），丢给管脚的空间，芯片利用率等。长宽比建议为0.2-5，急切电路利用率0.85，好象电路利用率0.90，电路利用率0.95。
10、POWER换算，以此为根据布置电源线路，要注意为ring和stripe。比如，某数字电路芯片功耗为55mW，增加冗余度量到2倍左右，设计什么为100mW，通过1.8V供电，电流约为60mA，也就是总电源线为60u，假如每条线10u，则六条电源线，两边各一条，中间四条。Encounter中有专门买的布线配置器。线路布置之后，是可以先Apply，然后把撤销发热发冷接触。
11、布好IO管脚。假如提前没有导入IO，这个可以恢复再导入（TCL），也也可以自行按照。
12、Pre-Place，毕竟Verilog中而不有很多的module，每个module对应一个布局模块，布局时应当特别注意一些布局原则。布局时就像通过简单托动就可以不。“八位格雷码计数器”毕竟唯有一个module，但不不需要奇怪的布局。
13、布局是一个断的可以修改和加以改进的过程，Pre-Place之后参与Place，之后并且之后Post-Place。Place之后，不需要进行时钟树偏文科类（CTS），时钟树看专业的目的是为了让每个信号都在约束的时间内传输信号到下一个时序单元，要不然会对芯片的主频产生影响（主频是在设计前就定过来的指标），接着在Post-CTS对不条件时钟约束的部分进行布线调整。
14、布局之后接受布线施工，即Route，这对特珠还网线布线不需要通过SRoute，然后再通过Post-Place，这些步骤某种程度上都是“点按钮”和“配参数”，但后端综合考时要先有清醒过来的头脑，可以清楚为什么不要点这些按钮，在内该配置什么参数。
15、布局布线经过三次迭代更新，IO管脚配置好后，这个可以Fill全图，用各层金属覆盖未建议使用的区域。单个“八位格雷码计数器”是因为结构简单，芯片未遍布区域较大。
16、到了此时，Encounter内的后端综合考就能够完成了，可以导出（export）成GDSII格式的网表，以及为了做DRC，LVS检查，也不需要“Netlist”成schematic（电路原理图）的格式。
17，将后端偏文科类的GDSII文件导入到（Streamacross）到Virtuoso里。Virtuoso是另一个应用于模拟集成电路设计的软件。将GDSII文件导入该软件比较多有两个目的，一是也可以在Virtuoso里做“后仿真”，验证验证经由后端综合考的一系列流程之后，概念芯片有满足的条件设计需求，此时的仿真就早就考虑到了延时，电阻，功耗等求实际现存问题，如果仿真时再次出现了问题，是需要进行返工直接修改，没必要时要恢复fpga设计。当“后仿真”通过后，也要对该芯片通过DRC和LVS检查，DRC是查看如何确定不满足所选工艺的要求，是因为在换算情况下，一些理论上的值是不再现实的，诸如过细的线没能生产的产品，栅极间的距离过短很有可能会可能导致短路，导线和各金属层之间的电容会影响不大电路功能等。LVS是都很layout和Schematic之间的几何信息是否需要不一致。二是是可以方便以后做数模混合芯片设计时并且水的混合物设计，只不过模拟集成电路的是真接在Virtuoso中并且的，两者到最后结合在一起，就这个可以接受数模混合集成电路设计。
18、接受完检查之后，就是可以与工艺提供给厂家先联系进行加工了，如TSMC。一般加工要跟着企业的业务流程。总共经由1月左右，芯片加工成功，然后再刚刚进入测试环节。铜焊，试验，验正芯片指标，包括做出加以改进方案。
眼下，一个数字集成电路从概念到实物的整个流程就完成了，走的每一步都愿意想研究和细细的品味，从二四译码器到紧张的CPU，其流程是都差不多一般的。当经过研一上一个学期的学习，我也基本是手中掌握了这个流程。以后会极其很努力的在本专业方向继续前进，培养训练核心竞争力。
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