fpga引脚 ise中是不是必须添加约束文件才能查看电路的频率？

ise中是不是必须添加约束文件才能查看电路的频率？

VIVADO的XDC怎么实现LOC约束？

延迟。其中，只有那些从FPGA引脚进入和/或输出的纯组合逻辑路径不经过任何顺序元素，才可以使用set max延迟/set min延迟约束，其余的I/O必须设置定时路径输入延迟/设置输出延迟。如果FPGA I/O没有限制，vivado将默认时间要求是无限的。不仅在综合和实现中不考虑I/O时序，而且在时序分析中也不报告这些无约束路径。本文接下来的几章将重点介绍

首先，比较外部芯片的电气特性，确定电平连接方式，并且FPGA的引脚约束能够满足外部芯片的电气要求。其次，FPGA设计满足外部器件的时序要求，包括两部分，一部分是功能实现，另一部分是时序约束。基本功能可以通过编写代码和检查外部芯片的时序要求来实现，以满足设置/保持的要求。对于SPI时序，CLK、Di和do的时序要求非常简单，很容易满足（如果实现不了，就看时序图设计电路，或者在网上下载一个成熟的电路看清楚）。定时约束是通过编写SDC和其他文件来实现的。你只需要周期约束来满足它。在设计过程中确定是否需要偏置和MITI循环等约束条件。最后，其他要求，如抖动，需要依赖于FPGA器件的性能。这不需要设计，只需看看FPGA数据表。

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