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verilog代码？

模块测试（

输入[1:0]ina，

输入[1:0]inb，

输入输入选择，

输入时钟，

输入清除，

输出寄存器输出a，

输出寄存器输出b

）

导线eq0，eq1，eq2，eq3

导线[1:0]结果

导线d1

导线d2

分配结果=（输入选择）？inb:ina公司

分配{eq3，eq2，eq1，eq0}=（结果==2“b0）？{3“b0，1”b1}

（结果==2“b1）？{2“b0,1”b1,1“b0}：

（结果==2”b2）？{1“b0,1”b1,2“b0}：

{1”b1,3”b0}

赋值d1=~（eq0 | eq1）

赋值d2=~（eq2 | eq3）

始终@（posedge clk或posedge clear）

begin if（clear==1”b1）

begin out

out1

outend

else

out1

out2

end

end

endmodule endmodule

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