assign verilog用法 怎样理解Verilog中的assign？

怎样理解Verilog中的assign？

直接用法是强制/连续地将导线或Reg的值分配给另一种导线类型（不能分配Reg类型）。在物理层面上，它是用一条线连接赋值等号的左右两侧。指派某人。意思是“指派某人”。分配给某人。指“指派某人”。“对某事”

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