pcb是什么 闩锁效应发生的原理？
闩锁效应发生的原理？
锁存效应的原理，我知道结构的变化，熔态的变化
锁存效应是CMOS工艺特有的寄生效应，它会严重导致电路故障甚至芯片烧毁。锁存效应是由NMOS有源区、p衬底、n阱和PMOS有源区组成的n-p-n-p结构产生的。当其中一个晶体管正偏压时，它将形成正反馈以形成锁存。避免锁存的方法是降低衬底和n阱的寄生电阻，使寄生晶体管不处于正偏压状态。静电是一种无形的破坏力，它会影响电子元件。ESD和相关的电压瞬变会引起闭锁，闭锁是半导体器件失效的主要原因之一。如果对器件结构中的氧化膜施加强电场，氧化膜会因介质击穿而损坏。很薄的金属化痕迹会因高电流而损坏，并且会因浪涌电流引起的过热而形成开路。这就是所谓的“闭锁效应”。在闭锁的情况下，设备在电源和接地之间形成短路，导致大电流、EOS（电过载）和设备损坏。MOS工艺包含许多本征双极晶体管。在CMOS工艺中，阱与衬底的结合导致了寄生n-p-n-p结构。这些结构会导致Vdd和VSS线路短路，这通常会损坏芯片或引起系统错误。
例如，在n阱结构中，n-p-n-p结构由NMOS源、p衬底、n阱和PMOS源组成。当两个双极晶体管中的一个正向偏置时（例如，由于流过阱或衬底的电流），另一个晶体管的基极电流增加。这种正反馈将持续导致电流增加，直到电路故障或烧毁。
通过提供大量的井和基板接触，可以避免闩锁效应。锁存效应在早期CMOS工艺中非常重要。现在，这已经不是问题了。近年来，工艺改进和设计优化已经消除了闭锁的风险。闭锁是指电源引脚与接地之间的低阻抗路径。这种情况将由触发事件（电流注入或过电压）引起，但一旦触发，即使触发条件不再存在，低阻抗路径仍然存在。此低阻抗路径可能会由于过大的电流水平而导致系统湍流或灾难性损坏。在设计电路应用时，必须确保施加在器件上的电压和电流水平满足绝对最大额定值要求。
在电路设计中，可以考虑以下建议以防止闭锁。
1. 如果由于上电顺序而发生锁存，则二极管可与VDD串联。
如果设备的数字输入或输出在任何时候超过VDD，可以在VDD中串联一个二极管（1N914，如下图所示），以防止SCR触发和随后的锁存。这是因为二极管可以防止寄生横向PNP晶体管的基极电流流出VDD引脚，从而防止SCR触发。
2. 在数字地中加入肖特基二极管可以防止电压不足。
如果设备的数字输入和输出在任何时候都低于DGND，从这些输入或输出连接到DGND的肖特基二极管将有效地钳制-0.3V和-0.4V之间的负偏移。这将防止寄生NPN晶体管的发射极和基极结导通，还可以防止SCR触发。
3. 在DGND和agnd（模拟地）之间连接肖特基二极管。
如果DGND电位偶尔超过agnd 0.3V或更高，可将肖特基二极管放置在设备的两个引脚之间，以防止相关寄生NPN晶体管导通。这提供了额外的闩锁保护。此外，上述反向并联的附加二极管可以将DGND限制在另一个方向上的agnd，这大大降低了数字噪声注入器件的可能性。
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