localbus总线协议 如何用verilog语言实现localbus总线时序？
如何用verilog语言实现localbus总线时序？
建议使用localbus中的同步逻辑，也就是说，将芯片读使能和写使能信号与适当的时钟同步到一个时钟域。然后根据CPU手册提供的时序，编写逻辑代码。
到底LOCALBUS总线的具体协议是什么？
本地总线通常指PCI板上的CPU/DSP总线。没有协议标准，但必须注意的是，板上CPU/DSP的读写时序与PCI接口芯片（如您使用的PLX 9054）的读写时序相匹配。如果连接不能直接匹配，在中间需要CPLD/FPGA接口转换。
FPGA内部想做localbus总线，能使用inout型么？
是的。输入[16:0]I_cpu_uua，//LOCALBUSADDR:0-16in输出[15:0]IO_uCPU_uud，//位置ALBUSADDR:0-15//输入[15:0]IO_uCPU_uud，//位置ALBUSADDR:0-15inputIucpu cs1 n，输入 cpu oe n，输入 cpu we n，赋值 lbus data in=IO cpu dassignIO cpu d=R O lbus out en？罗尔斯数据：16“Hzzz
PCI和PCIe是标准总线，信号名称和电平有明确的规格。只要符合电平规范的端点可以作为一个装置挂在这条总线上。本地总线是指芯片的定制总线。一般来说，它是PLX的定制总线。顾名思义，就是本地总线，比如PLX9054、plx8311等等
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