verilog中case判断多个情况 verilog中的case语法使用，求助？

verilog中的case语法使用，求助？

总结一些常用和遗忘的语法。这并不是说如果您在代码中定义一个reg类型变量，合成器将合成一个寄存器。大小写必须在always块中，always中指定的变量必须是reg类型。这是语法规则，只能遵守。在编写代码时，不加触发器（不加触发器边），最后的合成还是一个组合电路。Case还应该添加default，否则它将被集成到内存中。

verilog语言always中不完整if语句与case同时存在的问题？

首先，从软件的角度来看，if加上几个else if可以形成一个类似case的函数，但需要注意的是，如果else if有优先级，即如果第一个if不成立，那么如果这个if组合中有10个elseif条件，则判断第二个else，然后逻辑需要制作一个硬件电路，在一个时钟周期内可以判断10个条件。这是不明智和不合理的，很容易造成时机不符。虽然if有这样的缺点，但它的优点是每个elseif可以判断不同的条件，一般来说比较灵活，如果判断条件只是一个向量的不同值，那么case是最合适的。如果判断条件是多个不同的向量或变量，那么If更合适。当然，你可以选择case和if的组合，这样灵活性和时机会更好

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