大小写敏感是什么意思 verilog区分大小写吗？
verilog区分大小写吗？
Verilog的语法区分大小写
但是，好的代码风格不应该因为大小写而模棱两可
建议您先将bzq和TSQ设置为常量，然后再试一次。
看看你的代码，我认为除了设计之外还有几个问题。
1. Verilog不是C语言。在实现乘法和除法时，可以合成直写运算符，但逻辑较深，时序较差。例如：if（CNT=（bzq/TSQ）*duty/100），这种逻辑深度很糟糕。据估计，它只能运行到几个兆赫。你遇到的问题是时间问题。
2. 第一个始终块不是标准的，也不是同步电路。实现这一点的更好方法是：
always@（postedge BCLK）
begin
if（~start）
begin
start
end
end
3。系统没有复位信号。所有数字系统都应进行系统复位。always块应该使用这样一个模板：
always@（posedge MCLK或posedge mrst）
begin
if（mrst）
begin
reg1
end
else
begin
if（…）
begin
reg1
end
else
begin
reg1 end
end
4。信号或寄存器名称不能区分大小写。尽管Verilog对case很敏感，但没有一家公司允许case的混合使用。一般来说，要求大小写统一，更不用说同一个名字，只看大小写。例如，可以将start改为start in.
基于FPGA的方波占空比调节？
因为作者自己可能不喜欢驼峰命名。
有些事情已经形成了广泛的行业习惯。类命名使用大驼峰，方法和变量命名使用小驼峰，常量全部大写，并使用下划线分割单词。
但是，整个团队必须保持统一的风格，否则会导致工作效率低下。
想象一下，如果有人用一个大驼峰来命名一个变量或方法，其他人可能会错误地认为它是一个直接从类中调用的静态方法；
或者当你看到一个常量全部大写并用下划线分隔时，你会认为它是一个有习惯性思维的常量，但事实上你的同事把它定义为一个变量，他并没有遵守大家的约定如果你调用它，它的值可能会随时改变，给你带来不必要的麻烦。
如果不幸的是，你的团队习惯的准则与你自己的习惯相矛盾，要么你有足够的能力改变所有其他人的习惯，要么你可以快速改变你的习惯以适应团队。否则，等待你的可能是一句“你这么蠢，竟然做出这样的命名？”
大小写敏感是什么意思 verilog比较大小 fpga区分大小写吗
版权声明：本文内容由互联网用户自发贡献，本站不承担相关法律责任.如有侵权/违法内容,本站将立刻删除。
